{"id":2569,"date":"2024-09-02T13:28:51","date_gmt":"2024-09-02T13:28:51","guid":{"rendered":"https:\/\/wiraelectrical.com\/id\/?p=2569"},"modified":"2025-01-29T05:54:45","modified_gmt":"2025-01-29T05:54:45","slug":"tabel-kebenaran-master-slave-jk-flip-flop","status":"publish","type":"post","link":"https:\/\/wiraelectrical.com\/id\/tabel-kebenaran-master-slave-jk-flip-flop\/","title":{"rendered":"Tabel Kebenaran Master Slave JK Flip Flop"},"content":{"rendered":"\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip Flop JK dianggap sebagai flip flop universal yang dapat diprogram. Mengapa dianggap sebagai flip flop universal?<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip flop JK memiliki beberapa input: J, K, S, dan R yang dapat digunakan seperti jenis flip flop lainnya. Flip flop JK pada dasarnya adalah versi perbaikan dari flip flop R-S tetapi outputnya tetap sama ketika input J dan K RENDAH.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Rangkaian flip flop R-S mungkin memiliki banyak keuntungan dan fungsi dalam <a href=\"https:\/\/wiraelectrical.com\/id\/konsep-dasar-rangkaian-listrik\/\" target=\"_blank\" rel=\"noopener\">rangkaian<\/a> logika tetapi memiliki dua masalah utama:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Set = Reset = 0 (S = R = 0) dan Set = Reset = 1 (S = R = 1) harus dihindari. Jika input SET atau RESET mengubah status logika saat Clock (CLK) aktif HIGH, tindakan penguncian yang benar mungkin tidak terjadi.<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Untuk mengatasi masalah-masalah utama tersebut, maka dibuatlah JK flip flop.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kita dapat mengatakan bahwa JK flip flop merupakan flip flop yang paling serbaguna, karena memiliki input seperti flip flop D dengan input clock. Flip flop ini menggunakan dua input yang diberi label J dan K.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Jika input J dan K berbeda, output Q akan memiliki nilai J pada siklus tepi clock berikutnya. J dan K digunakan untuk memberi penghormatan kepada Jack Kilby sebagai penemu flip flop jenis ini.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kita perlu memahami cara kerja JK flip flop terlebih dahulu sebelum mempelajari tabel kebenaran Master Slave JK flip flop.<\/span><\/p>\n\n\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Apa itu JK Flip Flop<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip-flop JK dasar ini adalah yang paling banyak digunakan dari semua rangkaian flip-flop dan dikenal sebagai flip-flop universal. Input flip-flop ini diberi label &#8220;J&#8221; dan &#8220;K&#8221; seperti &#8220;S&#8221; untuk SET dan &#8220;R&#8221; untuk RESET pada flip-flop S-R.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">J dan K adalah singkatan dari Jack Kilby sebagai penemu tipe flip-flop ini.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Operasi logika sekuensial flip-flop JK ini sama dengan flip-flop R-S dengan input logika SET dan RESET yang sama. Satu-satunya perbedaan adalah flip-flop JK tidak memiliki kombinasi input yang dilarang.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip-flop JK atau disingkat JK-FF, pada dasarnya adalah flip-flop R-S yang telah disempurnakan. Flip-flop ini merupakan kombinasi dari flip-flop R-S yang berpagar dan input sinyal yang di-clock.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Input clock akan mencegah operasi input yang tidak valid atau ilegal ketika S dan R sama dengan logika &#8220;1&#8221;.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Dengan menggunakan input yang di-clock ini, flip-flop JK akan menghasilkan empat kombinasi input yang berbeda:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Logika \u201c1\u201d<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Logika \u201c0\u201d<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Tidak ada perubahan<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Toggle.<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Ada dua tanggapan dari JK yang berubah-ubah:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Ketika input J dan J keduanya dalam status rendah (logika \u201c0\u201d) = tidak terjadi perubahan<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Ketika input J dan K keduanya dalam status HIGH (logika \u201c1\u201d) di tepi clock = output akan berubah dari satu status logika ke status logika lainnya (\u201c0\u201d ke \u201c1\u201d dan sebaliknya)<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip-flop JK ini dapat bertindak persis seperti flip-flop R-S sekaligus menghilangkan kondisi ambigu.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tidak hanya itu, flip-flop ini juga dapat meniru flip-flop T untuk melakukan flip-flop output jika kita menggabungkan input J dan K.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Aplikasi toggle ini dapat digunakan untuk penghitung biner yang ekstensif.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip-flop JK memiliki fungsi yang sama dengan flip-flop R-S, tetapi untuk salah satu respons dalam tabel kebenaran.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kekurangan flip-flop R-S adalah kombinasi input yang dilarang di bawah ini:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input S = R = 1 (input logika HIGH aktif)<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input S = R = 0 (input logika LOW aktif)<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kerugian dari R-S flip flop ini telah diatasi oleh JK flip flop dalam hal:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input HIGH yang aktif, output dari saklar flip flop, oleh karena itu, berubah ke status logika yang lain (untuk J = K = 1)<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input LOW yang aktif, output dari saklar flip flop, oleh karena itu, berubah ke status logika yang lain (untuk J = K = 1)<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2571\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-1.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 1\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-1.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-1-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-1-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-1-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Flip-flop JK aktif masukan HIGH&nbsp;<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2572\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-2.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 2\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-2.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-2-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-2-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-2-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Flip-flop JK aktif masukan rendah<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Gambar di atas merupakan simbol rangkaian flip-flop JK yang dipicu level dengan input HIGH dan LOW yang aktif, beserta tabel kebenarannya.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2573\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-3.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 3\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-3.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-3-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-3-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-3-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Representasi JK flip flop menggunakan R-S flip flop<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Gambar di atas menunjukkan JK flip flop dari R-S flip flop dengan gerbang logika tambahan.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2574\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-4.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 4\" width=\"1373\" height=\"1091\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-4.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-4-300x238.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-4-1024x814.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-4-768x610.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tabel kebenaran flip-flop JK dan solusi pemetaan Karnaugh<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tabel di atas menunjukkan tabel kebenaran flip-flop JK dengan:<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">(a) input HIGH aktif dan (b) input low aktif.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Solusi pemetaan Karnaugh flip-flop JK dengan:<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">(c) input HIGH aktif dan (d) input LOW aktif.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Persamaan karakteristik untuk pemetaan Karnaugh pada gambar di atas masing-masing adalah,<\/span><\/p>\n<p><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2575\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/1.gif\" alt=\"\" width=\"185\" height=\"49\"><\/p>\n\n\n\n<script async src=\"https:\/\/pagead2.googlesyndication.com\/pagead\/js\/adsbygoogle.js?client=ca-pub-2922006417402343\"\n     crossorigin=\"anonymous\"><\/script>\n<ins class=\"adsbygoogle\"\n     style=\"display:block; text-align:center;\"\n     data-ad-layout=\"in-article\"\n     data-ad-format=\"fluid\"\n     data-ad-client=\"ca-pub-2922006417402343\"\n     data-ad-slot=\"1458053914\"><\/ins>\n<script>\n     (adsbygoogle = window.adsbygoogle || []).push({});\n<\/script>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Simbol Dasar dan Diagram Rangkaian JK Flip Flop<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Simbol flip flop JK ini cukup mirip dengan flip flop S-R tanpa masukan jam.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2576\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-5.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 5\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-5.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-5-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-5-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-5-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Simbol dasar JK flip flop<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Seperti yang disebutkan di atas, input R dan S sebelumnya kini digantikan oleh dua input baru: J dan K. Input menjadi J = S dan K = R.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Jika flip flop R-S memiliki dua gerbang AND 2-input, kita perlu sedikit memodifikasinya untuk membuat flip flop JK.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kita akan menggunakan dua gerbang NAND 3-input dan input ketiga dari setiap gerbang dihubungkan dengan output Q dan Q\u2019. Gerbang NAND untuk input J mendapatkan status Q\u2019 sementara gerbang NAND untuk input K mendapatkan status Q.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Umpan balik yang terhubung silang ini mampu menyingkirkan kondisi yang tidak valid (S = R = 1 dan S = R = 0) karena kedua input sekarang saling terkait.<\/span><\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Operasi Sekuensial JK Flip Flop<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Berikut ini adalah diagram rangkaian JK flip flop, yang terdiri dari 4 NAND. Kita hanya akan fokus pada dua NAND pertama: NAND1 dan NAND2.<\/span><\/p>\n<p><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2577\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-6.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 6\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-6.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-6-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-6-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-6-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Operasi sekuensial JK flip flop<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Sekarang perhatikan operasi sekuensial JK flip flop di bawah ini:<\/span><\/p>\n<ol style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Pertama, asumsikan bahwa J dan K menerima masukan logika 1, Q = 0, Q\u2019 = 1.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">NAND1 diaktifkan.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">NAND1 memiliki 2 status logika \u201c1\u201d (J dan Q\u2019) dari tiga masukan.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">NAND1 hanya memerlukan status logika \u201c1\u201d pada masukan sinyal clock-nya untuk mengubah logika status keluarannya menjadi \u201c0\u201d.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Sampai titik ini, NAND2 masih dinonaktifkan karena hanya memiliki satu status logika \u201c1\u201d pada masukan K-nya. Masukan umpan baliknya adalah status logika \u201c0\u201d dari Q.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Pulsa clock adalah HIGH.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Keluaran NAND1 berubah ke status logika \u201c0\u201d.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Jadi, Q = 1 dan Q\u2019 = 0.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">NAND2 diaktifkan dan NAND1 dinonaktifkan.<\/span><\/li>\n<\/ol>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Ada masalah ketika status logika berubah di sisi output. Jika sinyal clock masih HIGH atau dalam periode transisi HIGH ke LOW ketika flip flop mengubah status logikanya, output NAND2 akan berubah ke status logika \u201c0\u201d hampir seketika.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Masalah pengaturan waktu ini akan mereset flip flop ke status awalnya. Karena masalah ini terjadi, flip flop akan berosilasi antara status logika \u201c0\u201d dan \u201c1\u201d dengan sangat cepat.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Anda akan menyebut masalah ini sebagai masalah <\/span><b>Race-Around Flip-Flop<\/b><span style=\"font-weight: 400;\">. Namanya menyiratkan \u2018perlombaan\u2019 data output di sekitar rute umpan balik dari output ke input sebelum akhir sinyal clock.<\/span><\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Tabel Kebenaran JK Flip Flop<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Karena Q dan Q\u2019 selalu berbeda, kita dapat menggunakannya untuk mengendalikan input. Ketika kedua input J dan K sama dengan logika \u201c1\u201d, flip-flop JK akan beralih seperti yang ditunjukkan pada tabel kebenaran berikut.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Karena Q dan Q\u2019 selalu berbeda, kita dapat menggunakan output untuk mengendalikan input. Jika J dan K keduanya aktif HIGH atau berstatus logika \u201c1\u201d, flip-flop JK akan beralih output seperti yang ditunjukkan pada tabel di bawah.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2578\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-7.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 7\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-7.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-7-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-7-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-7-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Tabel Kebenaran Flip-Flop JK<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Seperti yang disebutkan di atas, flip-flop JK memiliki prinsip dasar yang sama dengan flip-flop R-S. Flip-flop JK memiliki umpan balik silang ke salah satu dari dua masukan. Umpan balik ini akan mengaktifkan SET atau RESET pada saat yang bersamaan, sehingga menghilangkan kombinasi masukan yang dilarang.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tidak hanya itu, jika kita memberikan status logika \u201c1\u201d pada masukan J dan K secara bersamaan, tetapi juga tidak akan menghasilkan status yang tidak valid. Ketika pulsa clock berstatus HIGH sementara J = K = 1 maka rangkaian akan mengubah statusnya dari SET menjadi RESET atau sebaliknya.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kita dapat mengasumsikan flip-flop ini berfungsi sebagai flip-flop T ketika kedua masukan berstatus HIGH.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip-flop JK ini meskipun merupakan flip-flop R-S yang telah disempurnakan, memiliki satu kelemahan. Masalah pengaturan waktu yang disebut \u201crace\u201d terjadi jika keluaran Q mengubah status logika sebelum pulsa pengaturan waktu dari masukan sinyal clock menjadi \u201cOFF\u201d.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Untuk menghilangkan masalah ini, kita harus menjaga periode pulsa (T) sesingkat mungkin dengan frekuensi tinggi.<\/span><\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Flip Flop JK dengan Preset dan Clear<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Seringkali kita perlu MENGHAPUS flip flop ke status logika \u201c0\u201d (Qn = 0) atau MENETAPKANNYA ke status logika \u201c1\u201d (Qn = 1). Ada contoh pada gambar di bawah ini. Gambar tersebut akan menunjukkan cara melakukannya.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2579\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-8.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 8\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-8.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-8-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-8-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-8-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Flip-flop JK dengan PRESET dan CLEAR<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Ada dua kondisi:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip flop akan dikosongkan (Qn = 0) jika kita memberikan status logika \u201c0\u201d pada input CLEAR dan status logika \u201c1\u201d pada input PRESET.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip flop berada dalam kondisi status logika preset \u201c1\u201d (Qn = 1) jika kita memberikan status logika \u201c1\u201d pada input CLEAR dan status logika \u201c0\u201d pada input PRESET.<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Di sini, input PRESET dan CLEAR aktif saat LOW.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2580\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-9.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 9\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-9.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-9-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-9-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-9-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Flip-flop JK dengan PRESET dan CLEAR<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Gambar di atas adalah simbol rangkaian flip-flop JK yang memiliki clock yang dapat dipreset dan diclear.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2581\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-10.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 10\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-10.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-10-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-10-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-10-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Tabel kebenaran flip-flop JK dengan PRESET dan CLEAR<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tabel di atas adalah tabel kebenaran flip-flop JK dengan PRESET dan CLEAR.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Dari tabel tersebut, kita simpulkan bahwa, jika input PRESET aktif, output berubah ke status logika \u201c1\u201d terlepas dari status clock, input J, dan K.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Jika tidak, jika input CLEAR aktif, output berubah ke status logika \u201c0\u201d terlepas dari status clock, input J, dan K.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Ada pengecualian untuk flip-flop JK ini dengan PRESET dan CLEAR: baik input PRESET maupun CLEAR tidak boleh diaktifkan pada saat yang bersamaan.<\/span><\/p>\n\n\n\n<script async src=\"https:\/\/pagead2.googlesyndication.com\/pagead\/js\/adsbygoogle.js?client=ca-pub-2922006417402343\"\n     crossorigin=\"anonymous\"><\/script>\n<ins class=\"adsbygoogle\"\n     style=\"display:block; text-align:center;\"\n     data-ad-layout=\"in-article\"\n     data-ad-format=\"fluid\"\n     data-ad-client=\"ca-pub-2922006417402343\"\n     data-ad-slot=\"1458053914\"><\/ins>\n<script>\n     (adsbygoogle = window.adsbygoogle || []).push({});\n<\/script>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Diagram Rangkaian Master Slave JK Flip Flop dan Tabel Kebenaran<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Bila lebar pulsa clock dari flip flop lebih besar daripada delay propagasi flip flop, perubahan output flip flop tidak dapat diandalkan.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Untuk mengatasi masalah ini, kita akan menggunakan pulsa yang dihasilkan oleh flip flop yang dipicu tepi. Pulsa yang dihasilkan oleh bagian detektor tepi dari flip flop akan menjadi pemicu, bukan lebar pulsa yang dihasilkan oleh sinyal input clock.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Fenomena ini disebut sebagai masalah race. Karena delay propagasi biasanya sangat kecil, kemungkinan terjadinya kondisi race cukup tinggi.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Solusi yang paling dikenal untuk menyelesaikan masalah ini adalah dengan menggunakan konfigurasi flip flop slave-master.<\/span><\/p>\n<p><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2582\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-11.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 11\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-11.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-11-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-11-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-11-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Flip-flop JK master-slave<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Di atas adalah flip-flop JK master-slave yang dibuat dengan dua flip-flop JK. Ada dua bagian dari jenis flip-flop ini:<\/span><\/p>\n<ul style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip-flop pertama = flip-flop induk<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip-flop kedua = flip-flop budak<\/span><\/li>\n<\/ul>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Input sinyal clock akan dikomplemenkan ke flip flop slave, sedangkan master menerima sinyal input clock secara langsung.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Langkah-langkah operasi flip flop JK master-slave ini adalah:<\/span><\/p>\n<ol style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Pulsa sinyal clock adalah HIGH ,<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip-flop master diaktifkan, tetapi flip-flop slave dinonaktifkan,<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Akibatnya, flip-flop master mampu mengubah status logika outputnya, tetapi flip-flop slave tidak mampu,<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Pulsa sinyal clock adalah LOW,<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip-flop master dinonaktifkan, tetapi flip-flop slave diaktifkan,<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Oleh karena itu, status logika flip-flop slave JK berubah sesuai dengan status logika input logika JK.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Status logika flip-flop master ditransfer ke flip-flop slave, dan flip-flop master yang dinonaktifkan dapat memperoleh input baru tanpa mempengaruhi output.<\/span><\/li>\n<\/ol>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Dari langkah-langkah di atas, seharusnya jelas bahwa flip-flop master-slave adalah flip-flop yang dipicu pulsa, bukan flip-flop yang dipicu tepi.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tabel di bawah ini akan menunjukkan kepada kita tabel kebenaran dari flip-flop JK master-slave beserta input LOW PRESET dan CLEAR yang aktif, dan juga input HIGH J dan K yang aktif.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Namun, flip-flop JK master-slave sudah usang. IC modern seperti 74LS, 74AL, 74ALS, 74HC, dan 74HCT tidak memiliki flip-flop master-slave dalam rangkaiannya.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Di bawah ini kita akan mengamati cara kerja master slave dari flip-flop JK menggunakan diagram rangkaiannya.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Amati sepasang flip-flop JK di bawah ini yang membentuk Diagram Rangkaian Flip-Flop JK Master Slave.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2583\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-12.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 12\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-12.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-12-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-12-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-12-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: center;\"><span style=\"font-weight: 400;\">Flip-flop Master Slave JK<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kedua sinyal input J, K, dan input clock dihubungkan ke flip-flop R-S \u201cmaster\u201d yang mampu mengunci input ketika sinyal input clock \u2018CLK\u2019 HIGH atau pada status logika \u201c1\u201d.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Sinyal CLK dikomplemenkan sebagai pulsa pewaktu untuk flip-flop R-S \u201cslave\u201d. Ini akan membuat kedua flip-flop bekerja secara bergantian.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Dilihat dari diagram rangkaian di atas, kita dapat menyimpulkan langkah-langkahnya sebagai berikut:<\/span><\/p>\n<ol style=\"text-align: justify;\">\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">CLK adalah HIGH atau pada status logika \u201c1\u201d<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input CLK berada pada status logika \u201c1\u201d untuk \u201cmaster\u201d dan \u201c0\u201d untuk \u201cslave\u201d<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input dari \u201cmaster\u201d terkunci, tetapi output hanya dapat dilihat oleh flip flop \u201cslave\u201d.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">CLK adalah LOW atau pada status logika \u201c0\u201d<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Input CLK berada pada status logika \u201c0\u201d untuk \u201cmaster\u201d dan \u201c1\u201d untuk \u201cslave\u201d<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Output dari \u201cmaster\u201d terkunci dan flip flop tidak membaca input apa pun.<\/span><\/li>\n<li style=\"font-weight: 400;\" aria-level=\"1\"><span style=\"font-weight: 400;\">Flip flop \u201cslave\u201d membaca inputnya dari output yang ditransfer dari \u201cmaster\u201d<\/span><\/li>\n<\/ol>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Cukup menarik bahwa transisi &#8220;LOW ke HIGH&#8221; dari sinyal input clock akan memainkan peran besar dalam JK flip flop ini.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">&#8216;LOW ke HIGH&#8217;: &#8220;master&#8221; akan mentransfer output-nya. Transisi ini dilengkapi dengan &#8220;slave&#8221; sebagai &#8216;HIGH ke LOW&#8217; dan menjadikan input diproses oleh &#8220;slave&#8221;.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Operasi pengaturan waktu ini menjadikan flip flop ini sebagai edge atau pulse-triggered.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Flip flop menerima status logika input saat CLK HIGH dan mengirimkan data ke output saat sinyal clock dalam kondisi fall-edge.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Oleh karena itu, kita dapat berasumsi bahwa Master-Slave JK flip flop adalah perangkat listrik &#8220;Sinkron&#8221; karena hanya mengirimkan data pada pengaturan waktu input clock tertentu.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Untuk master slave JK Flip Flop dengan preset dan clear, kita dapat dengan mudah membuatnya dari diagram JK Flip Flop dengan preset dan clear di atas ditambah JK flip flop.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Tabel karakteristik master slave jk flip flop dapat diamati di bawah ini di mana setiap pulsa mempengaruhi pasangan JK flip flop secara berurutan.<\/span><\/p>\n<p style=\"text-align: justify;\"><img loading=\"lazy\" decoding=\"async\" class=\"aligncenter size-full wp-image-2584\" src=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-13.jpg\" alt=\"Tabel Kebenaran Flip Flop Master Slave JK 13\" width=\"1373\" height=\"815\" srcset=\"https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-13.jpg 1373w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-13-300x178.jpg 300w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-13-1024x608.jpg 1024w, https:\/\/wiraelectrical.com\/id\/wp-content\/uploads\/sites\/2\/2024\/09\/Tabel-Kebenaran-Flip-Flop-Master-Slave-JK-13-768x456.jpg 768w\" sizes=\"auto, (max-width: 1373px) 100vw, 1373px\" \/><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Status dalam sel berwarna kuning akan ditransfer ke sel berwarna biru saat CLK dipicu.<\/span><\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Kelemahan JK Flip Flop<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kelemahan utama dan satu-satunya dari flip flop JK telah disebutkan di atas, yaitu Kondisi Race Around. Masalah ini terjadi ketika input J dan K berada dalam status logika \u201c1\u201d.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kondisi race around terjadi ketika output mengganti output lebih dari satu kali setelah output dikomplemenkan sekali.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Jika masalah ini terjadi, akan sangat sulit untuk memprediksi output berikutnya. Asumsikan jika kita memberi J dan K status logika \u201c1\u201d, pada pulsa clock berikutnya output akan berganti.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Apa yang akan terjadi jika J dan K tetap sama pada status logika \u201c1\u201d?<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Output akan berganti sekali lagi dan melanjutkan pola 0101010 dalam skenario nyata. Kita memerlukan flip flop JK master slave untuk mencegah kelemahan ini.<\/span><\/p>\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Kita juga memerlukan interval clock yang lebih kecil dari propagasi tunda flip flop. Jika ini tidak tercapai, input tidak akan dapat membaca input sebelum pulsa clock berubah.<\/span><\/p>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>IC Flip Flop JK yang Populer<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">If you are looking for JK flip flop IC, you may consider buying the IC listed below:<\/span><\/p>\n<ul>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS107 : Dual JK Flip-Flop<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS109 : Dual JK Flip-Flop<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS73 : Dual JK Negative-Edge-Triggered Flip-flop<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS112 : Dual JK Negative-Edge-Triggered Flip-flop<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS76 : Dual JK Positive-Edge-Triggered Flip-Flop<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS114 : Dual JK Negative-Edge-Triggered Flip-Flops DIP-14<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS78 : Dual JK Negative-Edge-Triggered Flip-Flops DIP-14<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">NTE74LS76A : TTL Dual JK Flip-Flop with Preset and Clear DIP-16<\/span><\/li>\n<li style=\"font-weight: 400; text-align: justify;\" aria-level=\"1\"><span style=\"font-weight: 400;\">74LS113 : Dual JK Negative-Edge-Triggered Flip-Flops DIP-14<\/span><\/li>\n<\/ul>\n\n\n\n<h2 class=\"wp-block-heading\"><strong>Pertanyaan yang Sering Diajukan<\/strong><\/h2>\n\n\n\n<p style=\"text-align: justify;\"><span style=\"font-weight: 400;\">Sekarang kita akan mencoba menjawab pertanyaan yang sering diajukan tentang JK flip flop:<\/span><\/p>\n\n\n\n<div data-schema-only=\"false\" class=\"wp-block-aioseo-faq\"><h3 class=\"aioseo-faq-block-question\">Apa tabel kebenaran JK flip flop?<\/h3><div class=\"aioseo-faq-block-answer\">\n<p class=\"wp-block-paragraph\">JK flip flop pada dasarnya adalah versi perbaikan dari R-S flip flop tetapi outputnya tetap sama ketika input J dan K adalah LOW. Operasi logika sekuensial dari JK flip flop ini sama dengan R-S flip flop dengan input logika SET dan RESET yang sama. Satu-satunya perbedaan adalah JK flip flop tidak memiliki kombinasi input terlarang.<\/p>\n<\/div><\/div>\n\n\n\n<div data-schema-only=\"false\" class=\"wp-block-aioseo-faq\"><h3 class=\"aioseo-faq-block-question\">Apa cara kerja JK flip flop?<\/h3><div class=\"aioseo-faq-block-answer\">\n<p class=\"wp-block-paragraph\">JK flip flop memiliki beberapa input: J, K, S, dan R yang dapat digunakan seperti jenis flip flop lainnya. JK flip flop pada dasarnya adalah versi perbaikan dari R-S flip flop tetapi outputnya tetap sama ketika input J dan K adalah LOW. Flip flop ini adalah kombinasi dari R-S flip flop yang berpagar dan input sinyal yang di-clock.<\/p>\n<\/div><\/div>\n\n\n\n<div data-schema-only=\"false\" class=\"wp-block-aioseo-faq\"><h3 class=\"aioseo-faq-block-question\">Apa itu JK flip flop dengan diagram logika?<\/h3><div class=\"aioseo-faq-block-answer\">\n<p class=\"wp-block-paragraph\">Karena Q dan Q\u2019 selalu berbeda, kita dapat menggunakannya untuk mengendalikan input. Ketika kedua input J dan K sama dengan logika \u201c1\u201d, flip flop JK akan beralih. Karena Q dan Q\u2019 selalu berbeda, kita dapat menggunakan output untuk mengendalikan input. Jika J dan K keduanya aktif HIGH atau status logika \u201c1\u201d, flip flop JK akan beralih output<\/p>\n<\/div><\/div>\n\n\n\n<div data-schema-only=\"false\" class=\"wp-block-aioseo-faq\"><h3 class=\"aioseo-faq-block-question\">Apa kelemahan flip flop JK?<\/h3><div class=\"aioseo-faq-block-answer\">\n<p class=\"wp-block-paragraph\">Kelemahan utama dan satu-satunya flip flop JK telah disebutkan di atas, yaitu Kondisi Race Around. Masalah ini terjadi ketika input J dan K berada dalam status logika \u201c1\u201d. Kondisi race around terjadi ketika output beralih output lebih dari satu kali setelah output dikomplemenkan sekali.<\/p>\n<\/div><\/div>\n\n\n\n<div data-schema-only=\"false\" class=\"wp-block-aioseo-faq\"><h3 class=\"aioseo-faq-block-question\">Mengapa flip flop JK disebut flip flop universal?<\/h3><div class=\"aioseo-faq-block-answer\">\n<p class=\"wp-block-paragraph\">Flip Flop JK dianggap sebagai flip flop universal yang dapat diprogram. Flip flop JK memiliki beberapa input: J, K, S, dan R yang dapat digunakan seperti jenis flip flop lainnya. Flip-flop JK pada dasarnya merupakan versi perbaikan dari flip-flop R-S tetapi outputnya tetap sama ketika input J dan K berkondisi LOW.<\/p>\n<\/div><\/div>\n","protected":false},"excerpt":{"rendered":"","protected":false},"author":1,"featured_media":2585,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"footnotes":""},"categories":[53],"tags":[],"class_list":["post-2569","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-rangkaian-digital","resize-featured-image"],"aioseo_notices":[],"_links":{"self":[{"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/posts\/2569","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/comments?post=2569"}],"version-history":[{"count":3,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/posts\/2569\/revisions"}],"predecessor-version":[{"id":2873,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/posts\/2569\/revisions\/2873"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/media\/2585"}],"wp:attachment":[{"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/media?parent=2569"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/categories?post=2569"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/wiraelectrical.com\/id\/wp-json\/wp\/v2\/tags?post=2569"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}