Master Slave JK Flip Flop Wahrheitstabelle

JK-Flipflops gelten als universell programmierbare Flipflops. Warum gelten sie als universelle Flipflops?

JK-Flipflops haben mehrere Eingänge: J, K, S und R, die wie alle anderen Flipflop-Typen verwendet werden können. JK-Flipflops sind grundsätzlich die verbesserte Version von R-S-Flipflops, aber der Ausgang bleibt derselbe, wenn die J- und K-Eingänge LOW sind.

Die R-S-Flipflop-Schaltung hat zwar viele Vorteile und Funktionen in Logikschaltungen, aber sie hat zwei große Probleme:

• Set = Reset = 0 (S = R = 0) und Set = Reset = 1 (S = R = 1) müssen vermieden werden.
• Wenn die SET- oder RESET-Eingänge ihren logischen Zustand ändern, wenn die Uhr (CLK) aktiv HIGH ist, kann es sein, dass die korrekte Verriegelungsaktion nicht erfolgt.

Um diese großen Probleme zu lösen, wurde das JK-Flipflop konstruiert.

Wir können sagen, dass das JK-Flipflop das vielseitigste Flipflop ist, da es Eingänge wie das D-Flipflop mit Takteingang hat. Dieses Flipflop verwendet zwei mit J und K gekennzeichnete Eingänge.

Wenn die J- und K-Eingänge unterschiedlich sind, hat der Ausgang Q beim nächsten Taktflanke Zyklus den Wert J. J und K werden verwendet, um Jack Kilby als Erfinder dieses Flip Flop Typs zu ehren.

Wir müssen zuerst verstehen, wie das JK-Flipflop funktioniert, bevor wir etwas über eine Wahrheitstabelle für Master-Slave-JK-Flipflops lernen.

Was ist JK Flip Flop

Dieses grundlegende JK-Flipflop wird von allen Flipflop-Schaltungen am häufigsten verwendet und ist als Universal-Flipflop bekannt. Die Eingänge dieses Flipflops sind mit „J“ und „K“ gekennzeichnet, genau wie „S“ für SET und „R“ für RESET beim S-R-Flipflop.

J und K stehen für Jack Kilby, den Erfinder dieses Flip Flop Typs.

Die sequentielle Logik Operation dieses JK-Flipflops ist dieselbe wie beim R-S-Flipflop mit denselben SET- und RESET-Logikeingängen. Der einzige Unterschied besteht darin, dass das JK-Flipflop keine verbotene Eingangs Kombination hat.

Das JK-Flipflop oder kurz JK-FF ist im Grunde ein verbessertes R-S-Flipflop. Dieses Flipflop ist eine Kombination aus einem getakteten R-S-Flipflop und einem getakteten Signaleingang.

Der Takteingang verhindert die ungültige oder illegale Eingangs Operation, wenn sowohl S als auch R logisch „1“ sind.

Mit diesem getakteten Eingang erzeugt das JK-Flipflop vier verschiedene Eingangs Kombinationen:

• Logik „1“
• Logik „0“
• Keine Änderung
• Umschalten.

Es gibt zwei Antworten des JK-Flip-Flops:

• Wenn die Eingänge J und J beide im niedrigen Zustand (logisch „0“) sind = findet keine Änderung statt
• Wenn die Eingänge J und K beide im hohen Zustand (logisch „1“) an der Taktflanke sind = wechselt der Ausgang von einem logischen Zustand zum anderen („0“ zu „1“ und umgekehrt)

Dieses JK-Flipflop kann genau wie ein R-S-Flipflop agieren und dabei die mehrdeutigen Bedingungen beseitigen.

Darüber hinaus kann dieses Flipflop auch ein T-Flipflop imitieren, um das Ausgangs-Flipflop zu bilden, wenn wir die J- und K-Eingänge miteinander verbinden.

Diese Umschalt Anwendung kann für umfangreiche Binärzähler verwendet werden.

Das JK-Flipflop hat dieselbe Funktion wie das R-S-Flipflop, jedoch für eine der Antworten in der Wahrheitstabelle.

Der Nachteil des R-S-Flipflops sind die folgenden verbotenen Eingang Kombinationen:

• Die Eingänge S = R = 1 (aktive HIGH-Logikeingänge)
• Die Eingänge S = R = 0 (aktive LOW-Logikeingänge)

Dieser Nachteil des R-S-Flipflops wurde durch das JK-Flipflop im folgenden Fall überwunden:

• Aktive HIGH-Eingänge, der Ausgang des Flipflops Schalters, daher wechselt er in den anderen logischen Zustand (für J = K = 1)
• Aktive LOW-Eingänge, der Ausgang des Flipflops Schalters, daher wechselt er in den anderen logischen Zustand (für J = K = 1)

JK-Flipflop mit aktiven High-Eingängen

JK-Flipflop mit aktiven Low-Eingängen

Die Abbildungen oben stellen das Schaltsymbol eines pegel getriggerten JK-Flipflops mit aktiven HIGH- und LOW-Eingängen zusammen mit der Wahrheitstabelle dar.

Darstellung des JK-Flipflops mit einem R-S-Flipflop

Die obige Abbildung zeigt uns das JK-Flipflop aus einem R-S-Flipflop mit zusätzlichen Logikgattern.

Die Wahrheitstabellen des JK-Flipflops und die Karnaugh-Kartenlösungen

Die obigen Tabellen zeigen uns die Wahrheitstabellen des JK-Flipflops mit:

(a) aktiven HIGH-Eingängen und (b) aktiven LOW-Eingängen.

Die Karnaugh-Kartenlösung des JK-Flipflops mit:

(c) aktiven HIGH-Eingängen und (d) aktiven LOW-Eingängen.

Die charakteristischen Gleichungen für die Karnaugh-Karten der obigen Abbildung lauten jeweils:

Grundlegendes Symbol und Schaltplan des JK-Flipflops

Das Symbol dieses JK-Flipflops ist dem S-R-Flipflop ohne Takteingang sehr ähnlich.

Das Grundsymbol des JK-Flipflops

Wie oben erwähnt, werden die vorherigen R- und S-Eingänge jetzt durch zwei neue Eingänge ersetzt: J und K. Die Eingänge werden zu J = S und K = R.

Wenn das R-S-Flipflop zwei AND-Gatter mit 2 Eingängen hat, müssen wir es ein wenig modifizieren, um ein JK-Flipflop zu machen.

Wir werden zwei NAND-Gatter mit 3 Eingängen verwenden und den dritten Eingang jedes Gatters mit den Ausgängen von Q und Q’ verbinden. Das NAND-Gatter für den J-Eingang erhält den Q’-Zustand, während das NAND-Gatter für den K-Eingang den Q-Zustand erhält.

Diese kreuzverbundene Rückkopplung kann den ungültigen Zustand (S = R = 1 und S = R = 0) beseitigen, da die beiden Eingänge jetzt miteinander verriegelt sind.

Sequentieller Betrieb des JK-Flipflops

Unten sehen Sie den Schaltplan eines JK-Flipflops, das aus 4 NANDs besteht. Wir konzentrieren uns nur auf die ersten beiden NANDs: NAND1 und NAND2.

Sequenzieller Betrieb des JK-Flipflops

Achten Sie nun auf den sequenziellen Betrieb des JK-Flipflops unten:

1. Nehmen wir zunächst an, dass sowohl J als auch K die Logikeingänge 1, Q = 0, Q’ = 1 erhalten.
2. NAND1 ist aktiviert.
3. NAND1 hat 2 Logikzustände „1“ (J und Q’) von drei Eingängen.
4. NAND1 benötigt nur einen Logikzustand „1“ an seinem Takt Signaleingang, um seinen Ausgangszustand logisch auf „0“ zu ändern.
5. Bis zu diesem Punkt ist NAND2 noch deaktiviert, da es nur einen Logikzustand „1“ an seinem Eingang K hat. Sein Rückkopplungs Eingang ist der Logikzustand „0“ von Q.
6. Der Taktimpuls ist HIGH.
7. Der Ausgang von NAND1 wechselt zum Logikzustand „0“.
8. Also, Q = 1 und Q’ = 0.
9. NAND2 ist aktiviert und NAND1 ist deaktiviert.

Es gibt ein Problem, wenn sich der logische Zustand auf der Ausgangsseite ändert. Wenn das Taktsignal noch HIGH ist oder sich in der Übergangsphase „HIGH zu LOW“ befindet, wenn das Flipflop seinen logischen Zustand ändert, wechselt der Ausgang von NAND2 fast sofort in den logischen Zustand „0“.

Dieses Timing Problem setzt das Flipflop auf seinen allerersten Zustand zurück. Da dieses Problem aufgetreten ist, oszilliert das Flipflop sehr schnell zwischen den logischen Zuständen „0“ und „1“.

Sie werden dieses Problem als Race-Around-Flipflop-Problem bezeichnen. Der Name impliziert das „Rennen“ der Ausgangsdaten um die Rückkopplung Route vom Ausgang zum Eingang vor dem Ende des Taktsignals.

Wahrheitstabelle von JK Flip Flop

Da Q und Q’ immer unterschiedlich sind, können wir sie zur Steuerung des Eingangs verwenden. Wenn beide Eingänge J und K gleich logisch „1“ sind, schaltet das JK-Flipflop um, wie in der folgenden Wahrheitstabelle gezeigt.

Da Q und Q’ immer unterschiedlich sind, können wir die Ausgänge zur Steuerung der Eingänge verwenden. Wenn J und K beide aktiv HIGH oder im logischen Zustand „1“ sind, schaltet das JK-Flipflop die Ausgänge um, wie in der folgenden Tabelle gezeigt.

Wahrheitstabelle des JK-Flipflops

Wie oben erwähnt, hat das JK-Flipflop das gleiche Grundprinzip wie das R-S-Flipflop. Das JK-Flipflop hat eine Kreuz Rückkopplung zu einem der beiden Eingänge. Diese Rückkopplungen aktivieren gleichzeitig SET oder RESET und eliminieren so die verbotene Eingangs Kombination.

Nicht nur das, wenn wir den beiden Eingängen J und K gleichzeitig den logischen Zustand „1“ geben, sondern es entsteht auch kein ungültiger Zustand. Wenn der Taktimpuls HIGH ist, während J = K = 1, ändert die Schaltung ihren Zustand von SET zu RESET oder umgekehrt.

Wir können davon ausgehen, dass dieses Flipflop als T-Flipflop funktioniert, wenn beide Eingänge HIGH sind.

Auch wenn dieses JK-Flipflop das verbesserte R-S-Flipflop ist, hat es einen Nachteil. Das Timing Problem namens „Race“ tritt auf, wenn der Ausgang Q den logischen Zustand ändert, bevor der Timing Impuls des Taktsignals Eingangs auf „OFF“ gegangen ist.

Um dieses Problem zu beseitigen, müssen wir die Pulsperiode (T) bei hoher Frequenz so kurz wie möglich halten.

JK Flip Flop mit Preset und Clear

Oft müssen wir das Flipflop auf den logischen Zustand „0“ (Qn = 0) LÖSCHEN oder auf den logischen Zustand „1“ (Qn = 1) VOREINSTELLEN. In der folgenden Abbildung finden Sie ein Beispiel. Es zeigt, wie wir das machen.

JK-Flipflop mit PRESET und CLEAR

Es gibt zwei Bedingungen:

• Das Flipflop wird gelöscht (Qn = 0), wenn wir den CLEAR-Eingängen den logischen Zustand „0“ und dem PRESET-Eingang den logischen Zustand „1“ zuweisen.
• Das Flipflop befindet sich im voreingestellten logischen Zustand „1“ (Qn = 1), wenn wir den CLEAR-Eingängen den logischen Zustand „1“ und den PRESET-Eingängen den logischen Zustand „0“ zuweisen.

Dabei sind die Eingänge PRESET und CLEAR im Low-Zustand aktiv.

JK-Flipflop mit PRESET und CLEAR

Das obige Bild zeigt das Schaltsymbol eines getakteten JK-Flipflops, das voreinstellbar und löschbar ist.

Die Wahrheitstabelle des JK-Flipflops mit PRESET und CLEAR

Die obige Tabelle ist die Wahrheitstabelle des JK-Flipflops mit PRESET und CLEAR.

Aus der Tabelle schließen wir, dass, wenn der PRESET-Eingang aktiv ist, der Ausgang in den logischen Zustand „1“ wechselt, unabhängig vom Status der Takt-, J- und K-Eingänge.

Andernfalls, wenn der CLEAR-Eingang aktiv ist, wechselt der Ausgang in den logischen Zustand „0“, unabhängig vom Status der Takt-, J- und K-Eingänge.

Für dieses JK-Flipflop mit PRESET und CLEAR gibt es eine Ausnahme: Die beiden Eingänge PRESET und CLEAR sollten nicht gleichzeitig aktiviert werden.

Master-Slave-JK-Flip-Flop-Schaltplan und Wahrheitstabelle

Wenn die Breite des Taktimpulses des Flipflops größer ist als die Verzögerung der Ausbreitung des Flipflops, ist die Änderung des Ausgangs des Flipflops nicht zuverlässig.

Um dieses Problem zu lösen, verwenden wir den Impuls, der vom flankengesteuerten Flipflop erzeugt wird. Dieser Impuls, der vom Flankendetektor Teil des Flipflops erzeugt wird, wäre der Auslöser, anstelle der Impulsbreite, die vom Takt Eingangssignal erzeugt wird.

Dieses Phänomen wird als Race-Problem bezeichnet. Da die Ausbreitungsverzögerung normalerweise sehr gering ist, ist die Wahrscheinlichkeit des Auftretens von Race-Bedingungen ziemlich hoch.

Die bekannteste Lösung zur Lösung dieses Problems ist die Verwendung der Slave-Master-Flipflop-Konfiguration.

Master-Slave-JK-Flipflop

Oben ist das Master-Slave-JK-Flipflop mit zwei JK-Flipflops dargestellt. Dieser Flipflop Typ besteht aus zwei Teilen:

• Das erste Flipflop = das Master-Flipflop
• Das zweite Flipflop = das Slave-Flipflop

Der Takt Signaleingang wird zum Slave-Flipflop ergänzt, während der Master das Takt Eingangssignal direkt empfängt.

Die Betriebs Schritte dieses Master-Slave-JK-Flipflops sind:

1. Der Taktsignal Impuls ist HIGH,
2. Das Master-Flipflop ist aktiviert, aber das Slave-Flipflop ist deaktiviert,
3. Als Ergebnis kann das Master-Flipflop seinen logischen Ausgangszustand ändern, das Slave-Flipflop jedoch nicht,
4. Der Taktsignal Impuls ist LOW,
5. Das Master-Flipflop ist deaktiviert, aber das Slave-Flipflop ist aktiviert,
6. Daher ändert sich der logische Zustand des Slave-JK-Flipflops entsprechend dem logischen Zustand der JK-Logikeingänge.
7. Der logische Zustand des Master-Flipflops wird auf das Slave-Flipflop übertragen, und das deaktivierte Master-Flipflop kann neue Eingänge erfassen, ohne den Ausgang zu beeinträchtigen.

Aus den obigen Schritten sollte klar sein, dass ein Master-Slave-Flipflop ein impulsgesteuertes Flipflop und kein flankengesteuertes Flipflop ist.

Die folgende Tabelle zeigt uns die Wahrheitstabelle eines Master-Slave-JK-Flipflops zusammen mit aktiven LOW PRESET- und CLEAR-Eingängen sowie den aktiven HIGH J- und K-Eingängen.

Das Master-Slave-JK-Flipflop ist jedoch veraltet. Die modernen ICs wie 74LS, 74AL, 74ALS, 74HC und 74HCT haben keine Master-Slave-Flipflops in ihrer Serie.

Nachfolgend werden wir anhand seines Schaltplans beobachten, wie der Master-Slave des JK-Flipflops funktioniert.

Beobachten Sie unten ein Paar JK-Flipflops in Form eines Master-Slave-JK-Flipflop-Schaltplans.

Master-Slave-JK-Flipflop

Beide Eingangssignale J, K und der Takteingang sind mit dem „Master“-R-S-Flipflop verbunden, das die Eingänge sperren kann, wenn das Takteingangssignal „CLK“ HIGH oder im Logikzustand „1“ ist.

Das CLK-Signal wird als Taktimpuls für das „Slave“-R-S-Flipflop ergänzt. Dadurch arbeiten beide Flipflops abwechselnd.

Aus dem Schaltplan oben können wir die Schritte wie folgt zusammenfassen:

1. CLK ist HIGH oder im logischen Zustand „1“
2. CLK-Eingang ist im logischen Zustand „1“ für den „Master“ und „0“ für den „Slave“
3. Die Eingänge des „Masters“ sind gesperrt, aber die Ausgänge werden nur vom „Slave“-Flipflop gesehen.
4. CLK ist LOW oder im logischen Zustand „0“
5. CLK-Eingang ist im logischen Zustand „0“ für den „Master“ und „1“ für den „Slave“
6. Die Ausgänge des „Masters“ sind verriegelt und das Flipflop liest keine Eingänge.
7. Das „Slave“-Flipflop liest seinen Eingang aus den übertragenen Ausgängen des „Masters“

Es ist ziemlich interessant, dass der Übergang „LOW zu HIGH“ des Takteingangssignals bei diesem JK-Flipflop eine große Rolle spielt.

„LOW zu HIGH“: Der „Master“ überträgt seine Ausgänge. Dieser Übergang wird beim „Slave“ als „HIGH zu LOW“ ergänzt und sorgt dafür, dass die Eingänge vom „Slave“ verarbeitet werden.

Diese Timing-Operation macht dieses Flipflop zu einem flanken- oder impulsgesteuerten Flipflop.

Das Flipflop empfängt den logischen Eingangszustand, wenn CLK HIGH ist, und sendet die Daten an den Ausgang, wenn das Taktsignal eine fallende Flanke hat.

Daher können wir davon ausgehen, dass das Master-Slave-JK-Flipflop ein „synchrones“ elektrisches Gerät ist, da es Daten nur bei bestimmten Takteingangs-Timings sendet.

Ein Master-Slave-JK-Flipflop mit Preset und Clear können wir ganz einfach aus dem Diagramm des JK-Flipflops mit Preset und Clear oben plus einem JK-Flipflop erstellen.

Unten sehen Sie die Tabelle mit den Eigenschaften des Master-Slave-JK-Flipflops. Dabei beeinflusst jeder Impuls das JK-Flipflop-Paar nacheinander.

Die Zustände in gelben Farbzellen werden beim Auslösen des CLK in blaue Farbzellen übertragen.

Der Nachteil von JK Flip Flop

Der Hauptnachteil und einzige Nachteil des JK-Flipflops wurde bereits oben erwähnt, nämlich der Race-Around-Zustand. Dieses Problem tritt auf, wenn die J- und K-Eingänge im logischen Zustand „1“ sind.

Der Race-Around-Zustand liegt vor, wenn der Ausgang die Ausgänge mehr als einmal umschaltet, nachdem der Ausgang einmal ergänzt wurde.

Wenn dieses Problem auftritt, wird es sehr schwierig sein, die nächsten Ausgänge vorherzusagen. Angenommen, wir geben J und K den logischen Zustand „1“, dann wird der Ausgang im nächsten Taktimpuls umschalten.

Was passiert, wenn J und K im logischen Zustand „1“ gleich bleiben?

Der Ausgang wird noch einmal umschalten und im realen Szenario das Muster 0101010 fortsetzen. Wir brauchen das Master-Slave-JK-Flipflop, um diesen Nachteil zu vermeiden.

Außerdem muss das Taktintervall kleiner sein als die Verzögerungsausbreitung des Flipflops. Wenn dies nicht erreicht wird, können die Eingänge die Eingänge nicht lesen, bevor sich der Taktimpuls ändert.

Beliebter JK Flip Flop IC

Wenn Sie nach einem JK-Flipflop-IC suchen, können Sie den Kauf des unten aufgeführten OC in Erwägung ziehen:

• 74LS107: Duales JK-Flipflop
• 74LS109: Duales JK-Flipflop
• 74LS73: Duales JK-Flipflop mit negativer Flanke Auslösung
• 74LS112: Duales JK-Flipflop mit negativer Flanke Auslösung
• 74LS76: Duales JK-Flipflop mit positiver Flanke Auslösung
• 74LS114: Duales JK-Flipflop mit negativer Flanke Auslösung DIP-14
• 74LS78: Duales JK-Flipflop mit negativer Flanke Auslösung DIP-14
• NTE74LS76A: TTL-Dual-JK-Flipflop mit Voreinstellung und Löschung DIP-16
• 74LS113: Duales JK-Flipflop mit negativer Flanke Auslösung DIP-14

Häufig gestellte Fragen

Jetzt versuchen wir, die häufig gestellten Fragen zum JK-Flipflop zu beantworten: